Параллельный адаптер порта LPT на ПЛИС Altera



       Мебель из дерева под заказ там. | crest отбеливающие полоски |   

Параллельный адаптер порта LPT на ПЛИС Altera - часть 2


Если сравнивать VHDL и Verilog, то невооруженным глазом видно, что аналогичные программы на Verilog занимают меньшее количество строк. При прочих равных условиях это преимущество оказывается решающим. Синтаксис Verilog очень похож на Си и Паскаль. Однако на этом сходства заканчиваются, логика работы программы на Verilog (или VHDL) существенно отличается от программы на Си или Паскаль. Надо помнить, что в схеме на жесткой логике все процессы протекают параллельно, а не последовательно, как в микропроцессоре. В целом, принцип программирования похож на языки среды STEP 7 для контроллеров Siemens.

Коротко остановлюсь на схеме адаптера. Эту схему можно представить в виде двух восьмиразрядных буферов и дешифратора. Оба буфера подключаются к шине D0-D7 порта Lpt. Один из них работает на вывод данных, другой на ввод. Дешифратор определяет текущий режим работы адаптера (рабочий буфер). В качестве адресных, используются стандартные сигналы #SLCT_IN и #STROBE (обратите внимание, что управление этими сигналами инверсное,  т.е. чтобы выставить #STROBE=1, в соответствующий бит надо записать 0).  

Ниже показано описание схемы адаптера на языке Verilog.

module lpt (out,in,sl,st,d);

output [7:0] out;

input [7:0] in;  

input sl,st;

inout [7:0] d;

reg [7:0] out;

wire cs1,cs2;

assign cs1=((!sl)&&(!st))?1'b0:1'b1;           //Эти две строчки описываю работу

assign cs2=((!sl)&&(st))?1'b0:1'b1;                      //дешифратора         

always @ (negedge cs1)                             // описание буфера вывода данных

               out=d;




Содержание  Назад  Вперед